Is it simply because people are suffering?
Or is it because the overhead and costs are too high?
I think the bigger problem is that the chips are finished with inefficiencies because the desired computing structure cannot be completed on time.
In the case of mobile chips, chips have to be designed every year, but the chip design is always completed in a situation where something is lacking, that is, in a situation where they worked hard but were not perfect.
I think it is the same for other semiconductor design companies. The current situation is that only the people in charge know where and what is currently being done, and numerous reports are created to share this situation. However, it is difficult to properly understand the design situation with just reports. In addition, some people are making reports in Visio, some in Word, and some in Excel, so inefficiency is added to inefficiency. In this environment, it is difficult to focus on engineering, and the level of completion is bound to be low.
In this sense, the world can have slightly better semiconductors only if various inefficiencies in the semiconductor design process are eliminated.
If these inefficiencies accumulate, excellent talents will leave the field of semiconductor design in the long term.
A friend of mine who I worked with said this. “I came in because it was a cutting-edge industry, but I feel like a day laborer on a cutting-edge deep-sea fishing boat,” and I really agreed. In semiconductor design, there are many inefficient, repetitive work processes because work that is actually defined as manual labor is not done.
Since SOC Canvas starts with a drawing, everyone can understand it.
The product planner, the architecture manager, the design manager, the verification manager, and the layout manager can all understand it.
Instead of the design proceeding with an unclear goal due to an ambiguous document, everyone proceeds with a single, clear goal.
Therefore, SOC Canvas starts with a drawing and ends by generating all design outputs without errors. The goal is to eliminate all data mismatches that occur in the middle.
By eliminating inefficiencies in the design process with SOC Canvas, we believe that designers will be able to have a semiconductor design that is optimized as much as they want in the desired time.
커뮤니케이션 증가가 왜 문제가 될까요?
단순히 사람들이 괴로워서?
아니면 오버헤드로 인해서, 비용이 너무 많이 들어서?
저는 원하는 컴퓨팅 구조를 시간 내에 마무리 하지 못하기 때문에, 비효율성이 있는 채로 칩이 마무리 되는 것이 더 큰 문제라고 생각합니다.
모바일 칩의 경우에는 1년마다 칩을 설계해야 하는데, 항상 무언가 부족한 상황, 즉 열심히 일했지만, 완벽하진 못한 상황에서 칩의 설계가 마무리되는 일이 계속 반복 되는 것입니다.
다른 반도체 설계 회사들의 경우도 다르지 않다고 생각합니다. 현재 어디서 무엇이 진행되는지 담당 실무자들만 아는 것이 현재의 상황이고, 이러한 상황을 공유하고자 수많은 리포트들을 만들게 되죠. 그러나 설계 상황을 리포트만으로는 제대로 알기가 어렵습니다. 심지어 리포트를 누구는 비지오로, 누구는 워드로, 누구는 엑셀로 만들고 있으니 비효율에 비효율이 더해지는 상황입니다. 이런 환경에서는 엔지니어링에 집중하기 어렵고 완성도가 떨어질 수 밖에 없습니다.
이러한 의미에서 반도체 설계 프로세스에 있는 각종 비효율을 제거해야만, 세상은 조금 더 나은 형태의 반도체를 가질 수 있게 되는 것입니다.
이러한 비효율이 누적되면 장기적으로는 우수한 인재가 반도체 설계라는 필드를 떠나게 됩니다.
같이 일하던 친구 중에 이렇게 얘기한 친구가 있었습니다. “최첨단 업종이라고 해서 들어왔는데, 최첨단 원양어선에 탄 노가다꾼 같아요”라고해서 크게 공감했습니다. 반도체설계에서 실제로 노가다라 정의되는 일을 하진 않으니, 비효율적인 반복 업무 프로세스가 많다는 의미입니다.
SOC Canvas는 그림부터 시작하기 때문에, 모두가 이해할 수 있습니다.
상품기획담당자도 이해할 수 있고, 아키텍처 담당자도, 설계담당자도, 검증담당자도 레이아웃 담당자도 이해할 수 있죠.
모호한 문서에 의해서 불명확한 goal을 가지고 설계가 진행되는 것이 아니라, 모두가 하나의 명확한 goal을 가지고 설계를 진행하게 됩니다.
그래서, SOC Canvas는 그림에서 부터 시작하고, 모든 설계의 아웃풋을 오류 없이 생성해주는 것으로 마무리합니다. 중간에 발생하는 모든 데이터 mismatch를 제거하는 것이 목표입니다.
SOC Canvas로 설계 과정의 비효율을 제거함으로써, 설계자는 원하는 시간 안에 원하는 만큼 최적화된 반도체 설계물을 가질 수 있을 것으로 생각합니다.
