Why is SoC Canvas necessary?

Let’s go back to the beginning.
While the pace of process advancement has slowed, humanity continues to require increased computing power.
Consequently, chip complexity is constantly rising.

Although there is debate regarding the timeframe of Moore’s Law—which states that semiconductor chip integration doubles every two years—the fact that chip complexity continues to increase remains valid.
Ultimately, this means that more engineers are needed.

The problem is the population.
Population growth is not continuing indefinitely.
Fortunately, until now, the timing of semiconductor growth coincided well with population growth; however, the populations of most countries—especially those capable of developing semiconductors—are now stagnating or declining.
This implies that the number of engineers is limited, making it difficult to sustain the industry using existing methods.

Adding to the complexity is the issue of the difficulty of the work required for new engineers.
Verilog is not difficult to learn. However, writing code at a level suitable for mass production is a completely different story.
Verilog is a language closer to hardware than C, so a single line of code directly affects the actual operation of the circuit.

Therefore, one must be able to visualize in their mind how the circuit operates and how signals flow to use it properly.
However, new engineers these days learn in an environment where it is difficult to gain such experience.
This is because they first become accustomed to languages ​​like Python, which “do not require consideration of hardware details.
This is in the same vein as college students who can write easily in Python but get stuck in C. Verilog is likely to follow the same path.
As a language where every single line changes the meaning of a circuit and even dictates chip performance, Verilog is becoming increasingly difficult to handle without a deep understanding of hardware.

In a situation where the number of engineers is decreasing and the difficulty of the task is increasing,
computing performance must be enhanced.

How should we proceed?

We must start with the engineer’s intuition.
Engineers do not understand semiconductor design solely through code; they understand it in the form of diagrams.
If design can be performed using diagrams, the difficulty of the design is significantly reduced because the structure understood in the engineer’s mind aligns closely with the actual design method.
However, the diagrams must be able to produce accurate outputs that match the engineer’s intuition.

Furthermore, many parts must be standardized and reused.
Just as infrastructure structures such as roads, traffic lights, and water and sewage systems remain the same despite cities differing in appearance, the infrastructure of semiconductor design is identical and can be sufficiently standardized.
Only the optimal combination methods differ.
The real challenge lies in optimization. We must be able to solve this aspect.

Under this philosophy,
SoC Canvas supports the easy design of chip infrastructure, including optimization.

Enabling anyone to combine and design more easily on SoC Canvas,
thereby enabling the creation of more diverse computing systems with fewer personnel
this is the value that SoC Canvas can contribute to the advancement of the semiconductor industry.

SOC Canvas가 왜 필요할까요?

다시 처음으로 돌아가보겠습니다.
공정의 발전 속도는 느려졌는데, 인류는 계속해서 더 증가된 컴퓨팅 성능을 필요로 합니다.
그에 따라 칩의 복잡도는 계속해서 증가 중입니다.

반도체 칩의 집적도가 2년마다 2배씩 올라간다는 무어의 법칙은 기간의 논란이 있지만, 칩의 복잡도는 계속해서 증가하고 있다는 것은 여전히 유효합니다.
결국 그만큼 더 많은 엔지니어가 필요하다는 얘기인데요.

문제는 인구입니다.
인구는 계속해서 늘지 않습니다.
지금까지는 운이 좋게, 반도체의 증가 시점과 인구 증가 시기가 잘 맞물렸지만, 이제는 대부분의 나라 특히, 반도체를 개발할 수 있는 나라의 인구는 정체 하거나 감소하고 있습니다.
엔지니어의 수가 제한적이란 얘기고, 기존의 방법으로는 산업을 유지하기 어렵습니다.

여기에 상황을 더 어렵게 하는 것은, 신규 엔지니어의 작업 난이도 문제입니다.
Verilog는 배우기는 어렵지 않습니다. 하지만 양산이 가능한 수준으로 짜는 건 전혀 다른 이야기입니다. Verilog는 C보다도 하드웨어에 가까운 언어라서, 코드 한 줄이 실제 회로 동작에 직접 영향을 줍니다.
그래서 회로가 어떻게 동작하는지, 신호가 어떻게 흐르는지를 머릿속에 그릴 수 있어야 제대로 쓸 수 있습니다.

그런데 요즘 신규 엔지니어들은 그런 경험을 쌓기 어려운 환경에서 배웁니다. Python처럼 “하드웨어의 디테일을 고려할 필요가 없는” 언어에 먼저 익숙해지기 때문입니다.
대학생들이 Python은 쉽게 짜도 C 앞에서 막히는 것과 같은 맥락입니다. Verilog도 같은 길을 걷게 될 것입니다.
한 줄 한 줄이 회로의 의미를 바꾸고 칩 성능까지 좌우하는 언어인 Verilog는 하드웨어를 깊이 이해하지 못한 채로는 다루기가 점점 더 어려워집니다.

엔지니어는 줄어들고, 난이도는 더 높아지는 상황에서
컴퓨팅 성능은 올려야합니다.

어떻게 해야 할까요?

엔지니어의 직관에서부터 시작해야 합니다.
엔지니어들은 반도체 설계를 코드로 이해하고 있지 않습니다. 다이어그램의 형태로 이해하고 있습니다.
다이어그램으로 설계를 할 수 있다면, 엔지니어가 머릿속에서 이해하는 구조와 실제 설계 방식이 가까워지기 때문에 설계의 난이도가 대폭 낮아지게 됩니다. 대신 다이어그램이 엔지니어의 직관에 맞는 정확한 산출물을 만들어낼 수 있어야 합니다.

그리고 많은 부분을 표준화해서 재사용해야 합니다.
도시마다 모습은 달라도 도로와 신호등, 상하수도 같은 인프라 구조는 동일한 것처럼 반도체 설계의 인프라 구조는 동일하고, 이는 충분히 표준화할 수 있는 형태입니다. 최적의 조합법만 다를 뿐입니다.
진짜 어려움은 최적화에 있습니다. 이 부분을 해결할 수 있어야 합니다.

SoC Canvas는 이 철학하에,
최적화를 포함하여 칩의 인프라를 손쉽게 설계할 수 있도록 지원합니다.

SoC Canvas에서 누구나 더 쉽게 조합하고 설계하고,
그래서 더 적은 인력으로 더 다양한 컴퓨팅 시스템을 만들 수 있도록 하는 것.
이것이 SoC Canvas가 반도체 산업 발전에 기여할 수 있는 가치입니다.